Wygląda na to, iż AMD nie wyłączyło fizycznie dostępnej funkcji, ale raczej firma opracowała wariant rdzeni „Zen 5” i „Zen 5c”, którym fizycznie brakuje 512-bitowych ścieżek danych. „I zyskujesz przewagę obszarową, aby móc skalować trochę bardziej” — kontynuował Clark. Sugeruje to, iż rdzenie „Zen 5” i „Zen 5c” w „Strix Point” są fizycznie mniejsze niż rdzenie w 4 nm 8-rdzeniowym CCD „Eldora”, który jest obecny w „Granite Ridge” i niektórych kluczowych modelach nadchodzących procesorów serwerowych EPYC „Turin” 5. generacji.
Jedną z głównych atrakcji mikroarchitektury „Zen 5” jest jej jednostka zmiennoprzecinkowa, która obsługuje AVX512 z pełną 512-bitową ścieżką danych. Dla porównania, poprzednia generacja „Zen 4” obsługiwała AVX512 dzięki podwójnie pompowanego 256-bitowego FPU. Nowy 512-bitowy FPU, w zależności od dokładnego obciążenia i innych czynników, jest o około 20-40% szybszy niż „Zen 4” przy obciążeniach zmiennoprzecinkowych 512-bitowych, dlatego oczekuje się, iż „Zen 5” odnotuje znaczące zyski w wydajności wnioskowania AI, a także przejdzie testy porównawcze wykorzystujące AVX512.
Nie jesteśmy pewni, jak brak 512-bitowej ścieżki danych FP wpływa na wydajność instrukcji istotnych dla przyspieszenia AI, ponieważ „Strix Point” jest projektowany głównie dla komputerów AI gotowych na Microsoft Copilot+. Możliwe, iż AVX512 i AVX-VNNI są uruchamiane na ścieżce danych 256-bitowej z podwójnym pompowaniem, podobnie jak w „Zen 4”. Mogłyby istnieć pewne korzyści w zakresie wydajności/Watt, gdyby zrobić to w ten sposób, co mogłoby być istotne dla platform mobilnych.